Прогнозы развития процессоров

c

Техпроцесс: переход на 2 нм и 1.8 нм

К 2026 году ведущие фабрики (TSMC, Intel, Samsung) завершат освоение норм 2 нм (N2 у TSMC, 20A у Intel) и начнут внедрение 1.8 нм (N1.4 у TSMC, 18A у Intel). Ключевое отличие от 3 нм — полный отказ от FinFET в пользу Gate-All-Around (GAA) с нанопроволоками или нанопластинами (nanosheets). GAA обеспечивает управление каналом с четырёх сторон, снижая токи утечки на 25–30% при том же напряжении. Samsung уже использует GAA (3GAE), но в 2026 ожидается вторая итерация с улучшенной морфологией пластин.

TSMC N2 предложит плотность до 330 MTr/mm² (против ~270 у N3E). Intel 18A внедрит RibbonFET (аналог GAA) и PowerVia — подачу питания с обратной стороны кристалла (backside power delivery). Это разделит сигнальные и силовые линии, снизив IR-drop на 20–30% и уменьшив площадь ячеек SRAM на 8–12%. Межсоединения переходят на кобальт (Co) в нижних слоях и рутений (Ru) в контактах — их удельное сопротивление ниже, чем у меди, при ширине линий менее 15 нм.

Архитектурные изменения: чиплеты и 3D-стекинг

Монолитное масштабирование становится экономически нецелесообразным, поэтому в 2026 доминирует гетерогенная интеграция. Процессоры — это набор чиплетов (tiles), соединённых через высокоскоростные мосты (UCIe 2.0, пропускная способность до 48 ГТ/с на линию). Intel использует EMIB (размер моста 0.5×1.5 мм) и Foveros Direct для вертикального стекания. TSMC применяет 3D SoIC — гибридное соединение (hybrid bonding) с шагом 4–6 мкм и плотностью до 10 000 соединений/мм².

В потребительских CPU (например, AMD Ryzen «Medusa Ridge») ожидается разделение на: I/O tile (6 нм), CPU tile (2 нм), GPU tile (3 нм) и NPU tile для ИИ-нагрузок. Каждый чиплет производится по оптимальной норме. 3D-стекинг кэш-памяти (L3/L4 SRAM) непосредственно над ядрами сокращает задержки до 1–2 нс и уменьшает footprint на 40%. Термоинтерфейс — TIM с графеновыми добавками (κ от 150 Вт/м·К) и интегрированные микрофлюидные каналы для отвода тепла с плотностью до 2 кВт/см².

Новые материалы и транзисторные структуры

Кремний сохраняется как основа, но в 2026 появляются композитные каналы. Для n-MOS используются напряжённые слои SiGe с фракцией Ge до 45%, для p-MOS — SiGe с 60–70% Ge. В затворах — high-k диэлектрик на основе HfO₂ с добавлением Zr или La (k до 40), металлический затвор — TiN/TiAl с работой выхода, точно настраиваемой через многослойность. Контакты истока/стока: NiSiPt для n-типа и CoSi для p-типа, удельное сопротивление менее 5·10⁻⁸ Ом·м.

На стадии исследований — 2D-материалы: MoS₂ и BP (чёрный фосфор) для подзатворных слоёв. Они позволяют снизить толщину канала до атомарного монослоя и устранить эффекты короткого канала при L<5 нм. Однако к 2026 году коммерческое внедрение маловероятно из-за проблем с контактами (контактное сопротивление > 1 кОм·мкм) и воспроизводимостью синтеза.

Различия с альтернативами и стандарты качества

Архитектура ARM (Apple M4 Pro, Qualcomm Snapdragon X Elite Gen 2) в 2026 догоняет x86 по производительности на ватт, но проигрывает по количеству AVX-512/LSX-блоков и скорости когерентности кэша (x86: до 256 ядер в одной группе, ARM: до 192). RISC-V вторгается в серверный сегмент (например, StarFive JH-8100, 64 ядра, 1.8 нм), но отстаёт по инструментарию для векторизации (до 50% просадка в HPC-бенчмарках).

Стандарты качества: JEDEC JESD89 для soft error rate (менее 3 FIT на ядро), Mil-Std-883 для термоциклирования (1000 циклов −55/+125 °C) и внутренние нормы фабрик (TSMC N2 допускает 0.25 дефекта/см²). Контроль осуществляется in-line SEM и e-beam инспекцией с разрешением < 1 нм. Для снижения Ron в силовых МОП-транзисторах (используемых в VRM процессоров) применяют TiN подзатвор и GaN-буферы для напряжений выше 48 В.

Прогноз коммерческих параметров

Добавлено: 07.05.2026